用于传输具有精确时钟时间的SPI数据

我在DA14580数据表中找到了下面的paraparh。
＝＝＝＝
1 = SPI具有高优先级，DMA请求信号保留
激活，直到FIFOS被填满/清空，因此DMA保持不变
AHB总线。
＝＝＝＝
但是我不太明白这个意思。
我们的担忧如下。
如果应用程序发送的数据大于FIFO TX buffer的大小，我担心ble事件发生时SPI传输的时间可能会中断，因为ble的中断优先级高于SPI。

我想用精确相同的时钟时间传输SPI数据。

似乎当ble事件使M0-CPU被中断时，cpu不能发送数据到SPI。在中断期间，只有在FIFO TX缓冲区中缓冲的数据可以发送。

这种想法正确吗?

所以，我想知道下面的问题。
多少缓冲区作为FIFO TX?
2)在DMA活动期间(FIFO TX缓冲区中的数据正在传输)，当ble事件发生时，数据传输是否会中断?
3)当ble事件发生，导致M0-CPU中断，CPU中断多长时间?需要多少秒才能重新启动SPI通信。